实验四


一、练习用硬件描述语言（VHDL或Verilog HDL）设计逻辑。

1.用硬件描述语言设计一个9bit计数器，要求具有Load，UP/DOWN选择，清零等功能。对其进行时序仿真。

2.用硬件描述语言设计一个3-8译码器，译码选中的管脚低电平输出，其余管脚高电平输出。对其进行时序仿真。

提交实验报告（将上述两题的源代码、时序仿真图放在一个project）。


二、设计仿真DPRAM的时序特性；

1.选用APEX20K300EQC240-1X，设计一个同步DPRAM:

数据宽度8bit,地址线宽度8bit。用一个8bit计数器的输出驱动DPRAM的 write address和read address。将00H－10H写入DPRAM，在写的同时将其读出（pipeline）。时序仿真上述逻辑。

思考：如何避免读写冲突？

提交实验报告。