实验室位置：东区第一教学楼，二楼1224实验室。

实验课不用签到。

实验三

实验目的：设计仿真同步、异步FIFO的读写时序特性。

实验内容：

1.设计一个数据宽度8bit，深度是16的
  同步FIFO(读写用同一时钟)，具有EMPTY、FULL输出标志。
  要求FIFO的读写时钟频率为20MHz，
  将1－16连续写入FIFO，写满后再将其读出来（读空为止）。
  仿真上述逻辑的时序。

2.设计一个数据宽度8bit，深度是16的同步FIFO（读写时钟不相同），
  当读写时钟的频率分别为wrclk＝40MHz、rdclk＝20MHz时，仿真其逻辑波形。
  当读时钟比写时钟快时（wrclk＝20MHz，rdclk＝40MHz），
  如何保证读出的数据是写进去的有效数据？仿真验证你的设计。
  对比第1题的同步FIFO，分析这两种FIFO的不同特性和使用要点。

提交实验报告。